BTCs – eine neue Generation kleiner Bauteilgehäuse

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BTCs – eine neue Generation von kleinen Bauteilegehäusen

Das optimale Design ist entscheidend für die Fertigung und Zuverlässigkeit!

Miniaturisierung und Kostensenkung: Getrieben durch den Boom bei Smartphones und anderen mobilen Elektronikprodukten hat sich in den letzten Jahren ein neuer Typ von Bauteilen verbreitet, der völlig ohne geformten Bauteilanschluss auskommt – die BTCs. Nachdem es in dieser Form zunächst nur eine überschaubare Anzahl von Gehäusen gab, die sogenannten QFN-Gehäuse (Quad Flat No Lead), ist in den letzten 2-3 Jahren die Variantenanzahl geradezu explodiert. Die Vorteile wurden in weiteren Anwendungen aufgegriffen, von Treiber ICs für LED-Ansteuerung bis hin zu kleinsten diskreten Bauteilen (OPs) mit geringer Polzahl. Oft haben die Bauteile auch noch Metallflächen zur Wärmeableitung unter dem Gehäuse. Für Leistungsbauteile wie MOSFETs ist dies eine optimale Lösung, um die elektrische Verbindung verlustarm auszuführen und gleichzeitig die Wärme über die Leiterplatte abzuführen.

Die Anschlussausführung ist jedoch je nach Hersteller unterschiedlich und erfordert selbst bei vermeintlich gleichen Gehäusen individuelle Anpassungen der Footprints, des Lötstopplackes und der Pastenmenge und der Lötparameter.  Wird das beim Leiterplattendesign nicht berücksichtigt, ist das Problem in der Baugruppenfertigung vorprogrammiert. Auch die Zuverlässigkeit und Lebensdauer wird darüber stark beeinflusst.

Was sind BTC´s (Bottom Terminated Components)?

  • BTC ist ein flaches Bauteil mit flachen Anschlussflächen auf der Bodenseite.
  • Die Bauteile haben keine geformten Anschlüsse, sind also “Leadless“.
  • Seitliche Kanten sind mit benetzbaren Anschlussflächen versehen.
  • Es gibt je nach Hersteller Unterschiede in den Anschlussformen.
  • Sind bereits seit 1990 auf dem Markt, es kommen ständig neue, immer kleinere Varianten

Die häufigsten Varianten der BTC-Bauteileanschlussform haben „zurückgezogene“ Anschlüsse. Nachteile ist, dass man dabei die Löstelle nicht inspizieren kann.

Wesentlich günstiger sind Bauteile mit „freiliegenden“ Anschlüssen. Dadurch sind die Flanken am Bauteile benetzbar (wettable flanks), was zuverlässigere Lötstellen ergibt. Außerdem sind die Lötstellen inspizierbar, z. B. auch mittels AOI. Sie werden jedoch vom Hersteller nicht präferiert, weil sie einen zusätzlichen Metalisierungsvorgang nach dem Sägen oder Stanzen benötigen(Kosten).

Im IPC Standard IPC-7351 sind die Arten und Standardbezeichnungen klassifiziert.

DFN = Dual Flat No-LeadBTC_4

QFN = Quad Flat No-Lead

LGA = Land Grid Array

SON = Small Outline No-Lead

PQFN = Plastic Quad Flat No-Lead

MLFP = Micro Leadframe Plastic Package

MLP = Micro Leadframe Package

Darüber hinaus gibt es noch viele „ungenormte” Sondertypen, ständig kommen weitere hinzu. Und sie werden immer noch kleiner, wie z. B. ein Oszillator im µBGA Gehäuse mit gerade einmal 1,6 x 1,2 mm Kantenlänge oder ein 8 Pin DSSP Gehäuse mit 220µm pitch.

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Die grundsätzlichen Unterschiede der BTC-Anschlussformen

Im IPC Standard IPC-7093 sind die Grundregeln für den Design- und Bestückungsprozess umfangreich erläutert. Es gehören jedoch viel Wissen und Erfahrung dazu, die richtigen Werte auszuwählen und in die entsprechenden Designrules und Footprints umzusetzen. Bei größeren Bauteilen spielen die unterschiedlichen Ausdehnungskoeffizienten des Bauteils und der Leiterplatte eine wichtige Rolle im Hinblick auf die Zuverlässigkeit. Bei Leistungsbauteilen ist wiederum die Auslegung der Pastenschablone für die „Exposed Pads“ entscheidend für die Reduzierung der Voids. Diese können die thermische und elektrische Leistungseigenschaft der Bauteile dramatisch reduzieren. Eine Überprüfung ist nur durch röntgen möglich.

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Unterschiedliche „Voidbildung“ (Fehler) je nach Form und Dicke der Lotpastenschablone

Auch die Auslegung der Lötstoppmaske und die Festlegung der zulässigen Freistellung (oder Veränderung) für den Leiterplattenhersteller spielen eine wichtige Rolle für die Qualität der Lötstellen. Bei einem Pitch > 0,5 mm werden speziell Designtechniken erforderlich. Ein weiteres Thema ergibt sich beim Einbringen von sogenannten „Thermal Vias“ in die Exposed Pads. Die Vias sollen die Wärme besser in die Leiterplatte und die Innenlagen übertragen, müssen aber so ausgelegt werden, dass das Lötzinn nicht abfließt und immer noch eine homogene Lotfläche entsteht und zwar mit möglichst geringer Voidbildung.

Letztlich muss im Designprozess bereits die Möglichkeit der Lötstellenkontrolle mit bedacht werden. Die sichtbaren Anschlüsse können mittels AOI inspiziert werden, hier sind bestimmte Designregeln zu berücksichtigen. Bei den verdeckten Anschlüssen sind neue Prüfverfahren möglich wie AXI oder SAM. Zumindest für die Qualifizierung der Baugruppe beim Einstellen der Prozesse sind solche Prüfungen zu empfehlen. Dies ist dann nur möglich, wenn das Design entsprechend ausgelegt wurde.

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AXI, AutomatedXray Inspection, und SAM, Scanning Acoustic Microscope

GED hat eigens für die eigenen Mitarbeiter einen BTC-Schulungskurs entwickelt, in dem allen Designer die besonderen Kenntnisse vermittelt werden. Erfahrungen über die letzten 10 Jahre mit dem Design und der Produktion von BTC-Bauteilen sind in den Kurs eingeflossen. Die GED-Kunden profitieren davon im Rahmen der Projekte und Aufträge – in Form von höherer Qualität und Zuverlässigkeit: Redesigns werden reduziert und die Nacharbeit in der Serie wird vermieden.[/vc_column_text][/vc_column][vc_column width=“1/3″][vc_column_text]BTC_1[/vc_column_text][vc_column_text]BTC_2[/vc_column_text][vc_column_text]BTC_3[/vc_column_text][vc_message]Mehr erfahren über die GED Leistungen in Sachen BTC-Design und -Produktion?
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