Beschaffungsprobleme vermeiden: Obsolescence Managment by Design

Beschaffungsprobleme vermeiden: Obsolescence Managment by Design

Foto: COG, Deutschland, Quartalsmeeting März 2019
COG Deutschland, Quartalsmeeting März 2019

Welche Maßnahmen können in der Design- und Entwicklungsphase helfen, um die zunehmenden Schwierigkeiten bei der Beschaffung elektronischer Bauteile zu reduzieren?

Auf dem ersten Quartalsmeeting des COG Deutschland e.V. am 12. März 2019 in Kassel hat GED-Geschäftsführer Hanno Platz zu dieser Frage einen Vortrag gehalten. Der Industrieverband Component Obsolescence Group Deutschland e. V. (COGD e.V.) bietet Gleichgesinnten eine Plattform zum Thema Obsolescence Management. Ziel ist es, die Folgen der Nichtverfügbarkeit von Komponenten in Produkten zu minimieren oder diesen Fall zu verhindern.

In der Elektronikbranche verschärft sich aktuell die Problematik von längeren Lieferzeiten, von knappen Verfügbarkeiten oder auch der kurzfristigen Abkündigung von Bauteilen. Dabei gibt eine ganze Reihe von neuen Technologien, die das Thema Bauteile-Obsoleszenz in den nächsten Jahren noch deutlich verschärfen. Neue Megatrends in der Elektronik benötigen erheblich mehr Bauteile durch höhere Stückzahlen, steigende Funktionalität und kürzere Lebenszyklen. Dies sind Trends wie:

  • Autonomes Fahren
  • E-Mobilität
  • Neue Energien, Smart Home
  • Robotik, Drohnen
  • Internet of Things (IoT), Industrie 4.0
  • Big Data, Künstliche Intelligenz
  • Smart-Watch, Smart-Speaker, VR-Brillen
  • Wearables
  • Smartphones
  • 5G-Mobilfunk.

Stichwort höhere Stückzahlen: Allein bei der Sprachbox Alexa wird in diesem Jahr eine Steigerung der Produktion von 100 auf 250 Millionen Stück erwartet. Auch die Elektromobilität startet jetzt mit 5,6 Millionen E-Fahrzeugen (= 64 % plus, 50 % davon China) spürbar durch, wobei die komplette Infrastruktur wie Ladestationen zu einer großen Zusatznachfrage führt. Der Bedarf an diskreten Bauteilen in den E-Autos ist erheblich. So sind im Schnitt in jedem dieser Fahrzeuge rund 3.000 MLLC-Kondensatoren verbaut, im Tesla sind es sogar 18.000 Kondensatoren pro Wagen. Auch die Mengen an diskreten Bauteilen in Handys steigen enorm. Im aktuellen iPhone 10 wurden 30-40 % mehr Bauteile eingesetzt. So sind sage und schreibe in jedem Handy etwa 1.000 MLLc und 1.200 Widerstände verbaut.

Kleine statt große Bauformen

Für Deutschland und Europa ergibt sich daraus jedoch noch eine weitere Problematik. Rund 90 % des weltweiten Bedarfs an elektronischen Bauteilen wird in Asien verarbeitet! Auf Europa entfallen nur 7-8 %. Es liegt also auf der Hand, wer den größeren Einfluss auf Verfügbarkeit und Lieferzeiten von Bauteilen hat. Das führte bereits 2018 zu Engpässen, selbst bei Widerständen und Kondensatoren. Die großen Supplier von Rs und Cs gehen vermehrt dazu über, größere Bauformen komplett aus dem Programm zu nehmen. So sind Bauteile mit Bauform 1206 und 0805 bei Murata Co. abgekündigt, selbst die Bauform 0603 wird nur in geringeren Mengen produziert. Durch den enormen Bauteilebedarf bei den Smartphones sind dort inzwischen Bauform 0201 und 01005 das, was strategisch in größter Stückzahl produziert wird. Übrigens werden auch für Standard-Industrieanwendungen die kleinen Bauformen immer unumgänglicher. Gerade bei hochpoligen FPGAs oder Microcontrollern sind viele Abblockkondensatoren möglichst nahe am jeweiligen Bauteilepin zu platzieren. Das gelingt dann nur mit Bauform 0201 oder besser noch kleiner.

Beschaffung mit Weitsicht

Das bedeutet, in der Entwicklungs- und Designphase ist es zukünftig wichtiger denn je, besondere Vorkehrungen im Hinblick auf Obsoleszenz und lange Lieferzeiten zu treffen. Natürlich wäre die erste Forderung stets, eine Second Source zu bestimmen. Das ist leider nicht immer möglich. Dagegen sind generelle Festlegungen, wie nur ein Fabrikat für Keramikkondensatoren festzuschreiben, sehr eingrenzend und gefährlich. Der Einsatz von speziellen Modulen, z. B. Powermodule, ist in der Regel auch damit verbunden, dass nur Bauteile von einem Hersteller verwendet werden können.

Aber womit fängt die Lösung des Problems dann an? Bei der Bauteile-Auswahl steht der Entwickler vor einer großen Anzahl an Optionen. Ein Beispiel: Bei einem MLLC mit 100 nF und Bauform 0402 bietet ein bekannter Distributor derzeit schon einmal 374 Möglichkeiten an. Lässt man hier dem Entwickler in der Entscheidung freie Hand, entstehen schnell unnötige Einschränkungen. Deshalb empfiehlt sich bei der Beschaffung und Festlegung neuer Bauteile eine klare strategische Vorgabe oder eine Prüfung durch entsprechende Abstimmung und Zusammenarbeit mit der Einkaufsabteilung. Bei der ausgelagerten Fertigung über EMS-Dienstleister ist es wichtig, deren Lager zu berücksichtigen und/oder zu kennzeichnen, welche Bauteile nicht auf einen Typen oder Hersteller festgelegt sind. Ausgewählte Bauteile sollten eindeutig identifizierbar sein. Neben der Festlegung des elektrischen Werts und der Bauform des Bauteils sind auch Angaben über die Spannungs- und Toleranzklasse relevant.

 

Obsolescence by design: Maßnahmen im Leiterplattendesign – große Bauteile
Maßnahmen im Leiterplattendesign – große Bauteile

 

 

Welche Vorgehensweise ist sinnvoll und welche Angaben sollte die Stückliste/BOM enthalten?

A. Gezielte Auswahl neuer Bauteile:

  • Analyse zur Produktdefinition in der Vorprüfung (PDR), Critical Design Review (CDR) etc.
  • Klassifizierung der eindeutigen, zweideutigen und fehlerhaften Teileidentifikationen/-beschreibungen
  • Identifizierung der Ursachen für unzureichende Bauteilebeschreibungen
  • Alternative Bauteile, Second Source

B. Minimal Angaben für eine exakte Bauteile-Identifikation:

  • Name und/oder Beschreibung
  • Teilenummer(n) aus dem OEM(s)/OCM(s)
  • Namen der OEM(s)/OCM(s)
  • Hersteller-Code (CAGE = Commercial-and-Government-Entity-Code)
  • NSN-/NATO-Nummer (National Stock Number oder NATO Stock Number)
  • Anzahl der benötigten Teile pro Baugruppe

C. Darüber hinaus sollte man folgende Punkte generell berücksichtigen:

  • Verfügbarkeit der ausgewählten Bauteile prüfen, insbesondere bei neuen Typen
  • Abkündigungen und „End of Life“ (EOL) und „Part Change Notification“ (PCN) prüfen
  • Immer A-Bauteile wie Controller, Speicher, Stecker, Display usw. auf Lieferzeiten prüfen
  • Auch C-Bauteile frühzeitig auf Lieferfähigkeit prüfen
  • Frühe Abstimmung mit dem Baugruppenfertiger, BOM-Analyse
  • Materialbeschaffung für Serienstart früher planen und Material früher bestellen
  • Regelmäßige Überwachung der Materialien

Obsolescence by design: Möglichkeiten im Entwurfsprozess – zur Not Piggyback Board
Möglichkeiten im Entwurfsprozess – zur Not Piggyback Board, mit Ersatzschaltung

 

Kurz gesagt, es empfiehlt sich, weitsichtig zu denken und zu planen:

  1. Ersatztypen festlegen, Second Source in die BOM aufnehmen.
  2. Bei kritischen Bauteilen alternative Gehäuseformen im Layout vorsehen.
  3. Frühzeitige Serienplanung und Materialbeschaffung, ggf. Lagermenge anlegen.
  4. Vorsicht bei Bauteilen wie Displays, MEMS Mikro, Powermodule usw., Material optional selbst bevorraten.
  5. Ggf. „alternative shapes“ für kritische Bauteile vorsehen.
  6. Je größer die Serie, desto wichtiger ist eine frühzeitige Planung.
  7. Bei Ersatzbeschaffung über Broker oder Refurbished-Anbietern ist Vorsicht geboten.

GED verfügt aus mehr als 30 Jahren Erfahrung in Entwicklung und Design über Designstrategien, die bestimmte Risiken deutlich minimieren können. Beispiele werden in einer der nächsten Ausgaben des Newsletters gezeigt.

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Drastische Reduzierung der Designzeit bei hochkomplexen Leiterplatten

Drastische Reduzierung der Designzeit bei hochkomplexen Leiterplatten

Ob es um Leiterplatten für moderne Telekommunikation, autonome Fahrzeuge, Optronikanwendungen oder Embedded Boards usw. geht, sie alle weisen aktuell eine weiter steigende hohe Komplexität auf. Anschlusszahlen von 15.000 bis 20.000 ja sogar bis 30.000  Verbindungen sind heute keine Seltenheit mehr. Die Folge: Bei einem professionellen, soliden Leiterplattendesign kommen da schnell mehrere Monate nur für das PCB-Design zusammen. Um diese Dauer zu verkürzen, setzt GED seit einiger Zeit auf die High-End-CAD-Toolchain Xpedition® Enterprise von Mentor Graphics. Der Erfolg ist messbar und eröffnet eine neue Dimension: Durch die Multiuserfunktionen des Tools kann GED die Designzeit auf 50-60 Prozent reduzieren.

Concurrent Engineering

Time to market (TTM) ist in allen innovativen Branchen der entscheidende Erfolgsfaktor: Heute sind es bereits zwei oder drei Monate mehr oder weniger Zeit, die darüber entscheiden, wer im Wettbewerb die Nase vorn hat. Entsprechend wichtig sind möglichst kurze Designzeiten auch bei hochkomplexen Leiterplatten.

 

Ein Beispiel: Bei hochintegrierten Bauteilen wie FPGAs mit 2.500 Anschlüssen sowie Speicherbänken, mehreren DDR-Speichern, Peripherie und Steckern addiert sich die Zahl der Anschlüsse sehr schnell. Hinzu kommt natürlich, dass die erforderlichen Verbindungstopologien für Highspeed-Signale impedanzdefiniert und differentiell als Paare mit Längenausgleich geführt werden müssen. Dafür wird herkömmlich eine Designzeit von acht bis zwölf Wochen benötigt, wenn alle Parameter feststehen. Mit der „Concurrent-Engineering-Methode“, bei der mehrere Designer gleichzeitig an einem Design arbeiten, hat GED jetzt in verschiedenen Designprojekten nachgewiesen, dass sich dieses Zeit real auf vier bis sechs Wochen reduzieren lässt.

 

Basis des gleichzeitigen Arbeitens mehrerer Designer an einem Design ist bei GED das High-End CAD-Toolpaket von Mentor Graphics, Xpedition. Es organisiert diese Zusammenarbeit sicher und zuverlässig.  Dafür sorgen Multi-User-, Multi-Site-Tool- und Flow-Based-Concurrent-Engineering während des gesamten Produktentwicklungsprozesses. Alle Teammitglieder können mit der kompletten Datenbank in Echtzeit arbeiten, ohne dass sie neu partitioniert und neu zusammengestellt werden muss. Auch die Schaltplan- und Constraining-Tools verwalten die Änderungen aller Benutzer und senden kontinuierlich Updates an das gesamte Team.

Methoden für „real-time concurrency“: tool concurrency (links) und flow concurrency (rechts)

 

Alle User sehen, in welchen Bereichen die anderen arbeiten. Dabei lassen sich die Bereiche für den einzelnen definieren und eingrenzen. So kann etwa nur der Spezialist für Schaltregler den Powerbereich routen und der Speicherbereich wird von einem anderen Experten geroutet. Bereits bei der Schaltplanerstellung und dem Constraining mit dem CES-Tool ist eine parallele Zusammenarbeit möglich.

Zusammenfassend gesagt, GED kann im gesamten Designflow, vom Schaltplanentwurf über das Constraining bis zum Design, mit gleichzeitig arbeitenden Teams auch eine sehr komplexe Leiterplatte in nur wenigen Wochen bzw. Monaten entwerfen: Concurrent Engineering reduziert nachweislich die Konstruktionszykluszeit um 40 bis 70 Prozent selbst für die komplexesten Leiterplatten. GED hat dazu eine Methode entwickelt, mit der das Unternehmen an den entscheiden Stellen der Designphase durch den gezielten Einsatz eines eingespielten Spezialistenteams in deutlich kürzerer Zeit hervorragende Ergebnisse erzielt.

 

Concurrent Engineering auf einen Blick – die Kundenvorteile der parallelen Entwicklung in Echtzeit:

  • Verbessertes time to market durch Beschleunigung des Produktentwicklungsprozesses. Ermöglicht durch die Fähigkeit aller Teammitglieder, gleichzeitig an allen Designobjekten zu arbeiten.
  • Reduzierte Kosten für die Produktentwicklung durch optimierte Ressourcenauslastung und Verbesserung der Gesamtproduktivität.
  • Verbesserte Designqualität: Der Concurrent-Engineering-Prozess eröffnet Zeitfenster für Aufgaben, die sonst oft nicht in die Terminplanung passen; zum Beispiel laufende Power-Integrity-Simulationen oder Fertigungs-Bewertungen zeitgleich mit dem PCB-Layout.
  • Besonders wichtig: Starke Differenzierung im Wettbewerb durch schnellere Marktreife und höhere Qualität. Dieser Vorteil ist sowohl für das aktuelle Produkt als auch für alle nachfolgenden Produkte realisierbar.

 

Mehr über Concurrent Engineering und 3D-Elektronik erfahren Sie hier.

 

Wollen Sie mehr darüber erfahren, wie GED mit Concurrent Engineering kurze Designzeiten auch bei komplexen Leiterplatten erreicht? Sprechen Sie mit uns über Ihre Anforderungen!

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Gutes PCB-Layout am Beispiel des Quarzoszillators

Gutes PCB-Layout am Beispiel des Quarzoszillators: Auf Grundlagenwissen und Erfahrung kommt es an

Die Anforderungen an moderne Elektronik, die zuverlässig und störungsfrei arbeitet, steigen ständig. Höhere Bauteiledichten, kleinere Versorgungsspannungen und Spannungsabstände, steigende Taktraten usw. erfordern entsprechende schaltungstechnische Maßnahmen. Darüber hinaus hat jedoch auch das Leiterplattendesign einen großen Anteil an einer zuverlässigen Funktion. Selbst nur gelegentliche Störungen oder Ausfälle sind in allen Anwendungsfällen auszuschließen.

Es gibt sehr viele Designregeln, die der Leiterplattendesigner einhalten muss.  Darunter sind einige ganz elementare EMV-Regeln, die oft nicht beachtet oder schnell übersehen werden. Hier auszugsweise nur einige wenige der ganz wichtigen EMV-Themen, die hohe Beachtung erfordern:

  • Block-Cs und die richtige Anbindung
  • Block-C-Platzierung, insbesondere bei HF und auch bei BGA-Bauteilen
  • Quarz-Routing
  • Schaltregler-Layout
  • Stromversorgung, optimales Powermodel ohne Einschnürungen bei Planelagen. HF-Rückstromwege

Das Beispiel Quarzoszillator

Exemplarisch wollen wir den Quarzoszillator betrachten, der in fast jeder Microcontroller-Schaltung Verwendung findet.

Hier wird das Layout der gedruckten Schaltung häufig vernachlässigt – obwohl es im Zusammenhang mit Oszillatorschaltungen wichtig ist. Man muss sich vor Augen führen, dass die Oszillatorschaltung den Schwingquarz mit maximal 1 μW betreiben sollte. Spezielle, verbrauchsoptimierte Oszillatorschaltungen betreiben diese Quarze sogar mit nur knapp 10 nW mit daraus resultierend minimalen Signalpegeln von nur 150 mVpkpk. Derart kleine Signalpegel und die sich daraus ergebenden kleinen Ströme machen solche Oszillatorschaltung besonders sensibel für äußere Störeinflüsse. Diese können etwa von digitalen Signalen oder Taktleitungen verursacht werden.

Spezielle Ultra-low-Power-Oszillatorschaltungen verzeihen keine Fehler oder Kompromisse im PCB-Layout. Grundsätzlich sollte der Quarz möglichst nahe am IC platziert und mit einer Massefläche zur Abschirmung von Störsignalen versehen werden. Digital- und Clocksignale sollten nicht in oder unter dem Quarzbereich geführt werden.

Bild: Application Node von Infineon zum Quarzoszillator-Design mit Mikrocontroller XMC1400
Application Node von Infineon zum Quarzoszillator-Design mit Mikrocontroller XMC1400

 

Wichtig:

Quarz und Oszillator haben eine eigene GND-Plane, die am µC GND-Anschluss über ein Via verbunden wird.

Designrichtlinien und Empfehlungen

  • Der Quarz- und Keramikresonator-Oszillator ist empfindlich gegenüber Streukapazität und Rauschen von anderen Signale. Er sollte möglichst weit entfernt von Hochfrequenzbauteilen und Spulen platziert werden, um eine kapazitive Kopplung zwischen Xtal-Pins mit den Leiterbahnen zu vermeiden.
  • Andere digitale Signalleitungen, insbesondere Taktleitungen und häufig schaltende Signalleitungen, sind so weit weg wie möglich von den Quarzverbindungen zu führen. Ein Übersprechen durch die digitalen Aktivitäten kann leicht zu Störungen des sinusförmigen Oszillatorsignals mit kleiner Amplitude führen.
  • Die Masseverbindung für die Lastkondensatoren muss kurz sein, möglichst entkoppelt von den Rückstrompfaden von USB, RS232, LIN, PWM und Stromleitungen.
  • Lastkondensatoren sollten eine geringe „Leckage“ aufweisen und temperaturstabil sein (NPO- oder COG-Typ).
  • Die Lastkondensatoren sollten nahe beieinander liegen.
  • Der Last-Xtalin-Kondensator sollte als erster und am nächsten zum Xtalin-Pin und der Masse platziert werden.
  • Parasitäre Kapazität verringert die Verstärkungsreserve. Typisch z. B.:
  • – Xtalin zu Masse: 1pF, – Xtalout zu Masse: 2pF, – Xtalin zu Xtalout: 0,5 pF

Auch Atmel (heute Microchip Technology Inc.) zeigt eine einfache und wirkungsvolle Designvorgabe zum Routing des Quarzoszillators:

 

Wissen über das optimale Quarz-Routing ist auch für Schaltungsentwickler wichtig. Spätestens beim finalen Layout-Review sollte das geprüft werden, damit die Elektronik auch bei Störeinflüssen und Temperarturschwankungen störungsfrei und präzise arbeitet.

Das Beispiel Quarz-Routing zeigt: Leiterplattendesign gehört in professionelle und erfahrene Hände. Vertrauen Sie Profis, die täglich mit diesen Regeln arbeiten und sich damit gründlich beschäftigen.

So haben wir bei GED diesen Themenkreis bei einer internen Designerschulung vom 3. bis zum 6. April 2018 intensiv behandelt. Senior-Designer konnten dabei EMV-Grundlagenwissen und -Erfahrungen an die jungen Designer weitergegeben; spezielle Technologien wurden im Workshop diskutiert und vertieft.

Und was können wir für Sie in Sachen PCB-Layout inklusive Quarz-Routing tun? Sprechen Sie mit uns über Ihre Anforderungen! 

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Design for Manufacturing – GED setzt auf PCB-Investigator

Design for Manufacturing und New Product Introduction – GED setzt auf PCB-Investigator

Elektronische Baugruppen und Geräte optimal zu produzieren und rechtzeitig auf den Markt zu bringen setzt nicht nur ein optimales Leiterplatten-Layout voraus. Auch die Aufbereitung der Fertigungsdaten erfordert einen Prüf- und Optimierungsprozess, der sich bei komplexer werdenden Designs nur mit entsprechenden Analysewerkzeugen bewerkstelligen lässt. GED setzt für diesen „DFM-Review-Prozess“ (Design for Manufacturing) seit neuestem ein Tool des deutschen Datenspezialisten EasyLogix ein.

Datenprüfung für die Fertigung

Jedes DFM-Problem, das in der Produktkette entdeckt wird, hat mindestens eine Verzögerung zur Folge – oder noch schlimmer: kostspieligen Ausschuss und Lieferschwierigkeiten. Daher ist es sinnvoll, ja eigentlich unumgänglich, nach Fertigstellung der Ausgabedaten (CAD-Postprozess) die Fertigungsdaten für die Leiterplatten- und Baugruppenproduktion noch einmal unter Herstellungskriterien zu prüfen und gegebenenfalls zu optimieren. Damit lassen sich teure Revisionsverfahren vermeiden sowie die Qualität und Zuverlässigkeit der Endprodukte steigern.

Idealerweise beinhaltet ein Datensatz zur Leiterplattenherstellung und Bestückung alle Informationen, um eine Produktion ohne weitere Rückfragen in jeder geeigneten Fertigungsstätte und in der geforderten Qualität zu ermöglichen. Die CAD-Entflechtungstools haben zwar „Design Rule Checker“ integriert, decken jedoch lange nicht alle Designfehler oder Schwächen auf. Tägliche Praxis ist es, dass die Hersteller die Daten selbst nachbearbeiten, damit sie ihren Ausschuss reduzieren und Nacharbeiten vermeiden. Diese Eingriffe des Leiterplattenherstellers in das fertige Leiterplattendesign können sich jedoch im schlechten Fall so stark auswirken, das elektrische Isolationsabstände nicht mehr eingehalten werden, Signallaufzeiten von Highspeed-Leitungen verfälscht werden oder Bauteile nicht mehr lötbar sind. Darüber hinaus besteht das Risiko, dass bei der Umstellung einer Serie auf einen anderen Produzenten plötzlich Baugruppen nicht mehr funktionieren, die bis dato jahrelang ohne Probleme liefen. Der Schaden wird schnell sehr groß und die Suche nach der Ursache ist oft extrem schwierig.

PCB-Investigator – mächtiges Tool

Das Softwarewerkzeug PCB-Investigator von EasyLogix ermöglicht die hier erforderlichen Prüfungen und Optimierungen. PCB-Investigator ist ein mächtiges Toolset, das neben den DFM-Analysen auch Funktionen wie Nutzenerstellung, Datenimport- und Konvertierung in Formate wie ODB++, DXF, IPC2581, GenCAM bietet und über diverse Visualisierungsmodi verfügt. Besonders hervorzuheben ist die Möglichkeit, spezielle pdf-Leiterplattenfiles zu erzeugen, die Netzinformationen enthalten, mit denen Entwickler oder die Fertigung ohne weiteren Viewer die Fertigungsdaten visualisieren können. Eine Kombination der Leiterlagen mit Bilddateien oder 3D-Mechanik sind ebenfalls möglich.

 

PCB Investigator 1

EMV und Hazard Analyse unterstützt der PCB-Investigator mit automatischen Längen- und Abstandsberechnungen sowie der textbasierten und grafischen Visualisierung von Analyseergebnissen.

PCB Investigator 2

Änderungsverfolgung, die in der Kommunikation mit dem Layout-Designer besonders hilfreich ist, kann mit zwei Compare Plug-Ins (textbasiert und grafisch) zeitsparend umgesetzt werden.

 

Für die DFM-Analysen sind die Funktionen in folgende Bereiche aufgeteilt, um die Überprüfungen sowohl für die Leiterplattenherstellung als auch für die Baugruppenfertigung und den Test durchzuführen:

  1. Copper Check
  2. Solder Mask Check 1-2-3-4
  3. Drill Check 1-2-3
  4. Component Check 1-2
  5. BOM- und weitere Analysen

Nachfolgend sind einmal einige Beispiele aufgeführt, welche Parameter in den Daten geprüft werden.

Copper-Leiterbildkontrolle

Mit standardmäßig hinterlegten Designrules können die verschiedenen Kategorien, wie Standard, Advanced und HDI, kontrolliert werden.

PCB Investigator 3

PCB Investigator 4

 

 

 

 

 

 

Besonders bei Planelagen in Kombination mit Leiterbahnen entstehen Fehler, die manche CAD-Systeme in ihrem Designrule-Check nicht finden. Gerade bei Verbindungen mit gleichem Potenzial (Same Net) ergeben sich vielfach Engstellen, die unterhalb des erlaubten Mindestabstands liegen. Das führt dann beim LP-Hersteller zu Fehlermeldungen im AOI-Test.

Der PCB Investigator prüft:

  • Kupferabstände/Leiterbahnbreiten
  • Restringe für (Laser-)Bohrungen und Kupferpads
  • Lötmasken-Freisparungen für Bohrungen, Lötpads und Testpunkte
  • Kupferabstände zu nicht-durchkontaktierten Bohrungen
  • Bohrdurchmesser und -abstände
  • Fehlende oder doppelte Bohrungen
  • Freigestellte Kupferflächen und Abstandsunterschreitungen zur Lötmasken-Freisparung
  • Blindleitungen
  • Fehlende Verbindungen und Kurzschlüsse

Soldermask – Lötstoppmaske

Die Freistellungen der Maske an den Pads ist entscheidend für die zuverlässige, fehlerfreie Lötung. Egal, ob bei der Wellenlötung oder besonders bei BGAs und Finepitch-Bauteilen, ist nach Abzug der toleranzbedingten Freistellung noch eine ausreichende Abdeckung sicher zu stellen. Zu schmale Lackstege können sich lösen und auf dem Pad zu Lötproblemen führen oder Kurzschlüsse verursachen.

PCB Investigator 5

 

Component Analysis

Mit dem Plug In-Tool lassen sich alle Komponenten leicht und schnell ausfindig machen, die Schwierigkeiten beim Löten oder Bestücken verursachen könnten. Packages können nach Größe und Höhe gefiltert werden. Damit lassen sich beispielsweise Thumbstone-Probleme und andere Ursachen für Lötprobleme erkennen.

Filter können für einzelne Packages zum Beispiel auf Testpunkte gesetzt werden, um zu überprüfen, welche Bauteile einen minimalen Abstand zu ihren Testpunkten unterschreiten.

PCB Investigator 6

Das sind nur einige Auszüge aus den Prüfmöglichkeiten, die das PCB-Investigator Toolset bietet. GED ist damit in der Lage, die Leiterplattendesigns für den Kunden noch sicherer und besser zu machen: Design for Manufacturing – konsequent, ohne Wenn und Aber!

Damit wird ein optimales DRC-Review möglich, ein wichtiges Element auch für den NPI-Prozess. Das Thema NPI, New Product Introduction, werden wir im nächsten Newsletter vertiefen.

 

Möchten Sie wissen, was GED mit dem Analysetool PCB-Investigator für Sie tun kann?

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Wie ein gutes Leiterplattendesign entsteht

Wie ein gutes Leiterplattendesign entsteht

Das Leiterplattendesign ist ein grundlegender Teil der Elektronik- und Geräteentwicklung. Der Leiterplattendesigner setzt die logischen Schaltungen des Schaltplans in einen physikalischen Schaltungsträger um, die Leiterplatte. Dabei konstruiert er vorgegebene Eigenschaften wie Stör- und Spannungsfestigkeit, Entwärmung oder spezifische Zuverlässigkeitsanforderungen in das Design ein. Damit das gewünschte Ergebnis anschließend produziert werden kann, muss der Designer sämtliche Fertigungskriterien der Leiterplatten- und Baugruppenherstellung parallel berücksichtigen.

Platzierung Bauteile Oberseite-zuschnittEin optimales Leiterplattendesign entsteht nur, wenn der Designer systematisch nach einem festgelegten Entwurfsprozess arbeitet, der vom FED auch als „Produktkreationsprozess“ bezeichnet wird. Dabei ist der Designer die Schnittstelle oder Kommunikationszentrale zwischen den verschiedenen Abteilungen wie Elektronik – Mechanik – Fertigung – Test – Qualitätssicherung – Normstelle und Einkauf.

Durch das Design ergeben sich auch weitreichende wirtschaftliche Konsequenzen. Klare Kostenkalkulationen spielen schon in der Entwicklungsphase der Produkte eine Rolle. So kann die einfache Änderung in der Materialwahl oder der Konstruktion Kosten sparen oder explodieren lassen, die Attraktivität eines Produkts steigern oder minimieren.

In der Geräteentwicklung hat das Leiterplattendesign also einen großen Einfluss auf die Funktion – Produzierbarkeit – Qualität – Kosten des gesamten elektronischen Gerätes.

Wie entsteht nun ein gutes Leiterplattendesign?

Ein gutes Layout ist das Ergebnis solider Ingenieursarbeit. Systematisch müssen festgelegte Routinen abgearbeitet werden. Während des gesamten Designprozesses ist immer wieder abzuwägen und mit Erfahrung und Sachverstand zu entscheiden, welche Funktion höhere Priorität hat. Ob Schaltung, Produktion, Test, Optik oder Kosten, an vielen Stellen im Design muss der jeweils „beste Kompromiss“ zwischen den Möglichkeiten erarbeitet und entschieden werden. Dazu benötigt der Designer viel Erfahrung und muss sich im Grenzfall mit den entsprechenden Fachbereichen abstimmen.

Im Designprozess sind viele Parameter zu berücksichtigen und zu vereinbaren. Beispiele sind:

  • mechanische Gegebenheiten
  • Einsatzumgebung
  • Qualitätsanforderungen und -richtlinien, Designrichtlinien
  • EMV-Anforderungen
  • Bauteiletechnologie und Konfiguration
  • Leiterplattenmaterial
  • Fertigungstechnologie, Testtechnologien
  • Löt- und Bestückungstechnologie, Reparaturmöglichkeiten
  • Kosten- und Zeitfaktoren
  • Entwärmungskonzepte
  • Entsorgung und Umweltschutz
  • und nicht zuletzt auch Funktionsweise und -umfang
Plan und Maße komplexe Baugruppe
Bestückungsplan und Maßzeichnung einer komplexen Baugruppe

 

Die 10 wichtigen Schritte im Entwurfsprozess sind:

  1. Der Designer muss alle relevanten Informationen zusammentragen.
  2. Die Bauteilebibliothek muss fertigungsgerecht entworfen und geprüft sein.
  3. Entwicklung der Entwurfsstrategie, die sich aus Bauteilen und elektrischen Vorgaben ergibt (Finepitchbauteile, Impedanzen, Fremdspannungsabstände usw.)
  4. Regeldefinition (Constraining) der elektrischen und mechanischen Vorgaben
  5. Bauteileplatzierung – elektrische und mechanische und Fertigungskriterien
  6. Routing Spannungsversorgung und kritische Signale
  7. Routing restlicher Signale
  8. Überprüfung aller Vorgaben nach Checkliste (Abstände, Maße, Sperrflächen, Bauräume, Footprints, EMV, Versorgung, dfm-LP, dfm-Bestückung usw.)
  9. Generierung der Fertigungsdaten für Leiterplatte und Baugruppe
  10. Erstellung der Leiterplatten- und Baugruppendokumentation

Bei Baugruppen mit erweiterten Anforderungen, wie Leistungselektronik, hohe Signalraten oder hohe Packungsdichten, steigt der Designaufwand und die Einhaltung der Design- und Fertigungsregeln wird zum entscheidenden Faktor. Aber selbst bei einfachen Leiterplattendesigns kann ein schlechtes Design schwerwiegende Folgen haben, wenn z. B. durch ungünstig oder falsch definierte Bauteileanschlüsse Lötstellen nach einiger Zeit ausfallen. Bei hohen Sicherheitsanforderungen, großen Stückzahlen, und teuren Baugruppen spielt das Design eine noch maßgeblichere Rolle. Damit die Design- und Regelvorgaben optimal oder ohne Einschränkung umgesetzt werden, muss oft ein deutlich größerer Aufwand betrieben werden.

Normen und Standards

Für die unterschiedlichen Einsatzgebiete der elektronischen Baugruppe bestehen entsprechende Normen und Standards, die im Designprozess mit zu berücksichtigen sind. Viele technische Parameter wie Leiterbahn- und Isolationsabstände für unterschiedliche Spannungsbereiche sind je nach Branchennormen verschieden definiert.

Für den Bereich der Produktion haben der IPC und der FED drei Fertigungsklassen festgelegt. Zusätzlich sind die Fertigungsrestriktionen der Hersteller zu beachten. Leiterzugbreiten und Abstände oder Mindest-Restringe an den Durchkontaktierungsbohrungen (Vias) sind dafür nur zwei Beispiele. Bei komplexeren Leiterplatten wie Multilayer oder HDI-Schaltungen ist die Einhaltung solcher Vorgaben oft entscheidend für die sichere Produzierbarkeit bzw. für eine kostengünstige Produktion. Macht der Designer es sich zu einfach und reduziert alle Designparameter bis an die unterste Grenze oder darunter, schlägt sich das in der Produktionsausbeute nieder. Damit wird nicht nur der Preis negativ beeinflusst, sondern wohlmöglich auch die Zuverlässigkeit der Leiterplatte reduziert.

Automatische Funktionen des CAD-Systems wie Autorouter oder Autoplacer sind für ein fertigungs- und EMV-gerechtes Design nicht geeignet. Halbautomatische Funktionen hingegen helfen dem Designer, sein manuell geroutetes Ergebnis schneller abzuschließen.

Zusammenfassend gesagt:  Ein „gutes“ Leiterplattendesign entsteht durch den erfahrenen, qualifizierten Designer, der in solider Handarbeit nach einem definierten Entwicklungsprozess das Layout erstellt. Für komplexere Aufgaben und Sondertechnologien wird Spezialwissen benötigt und für große Serien muss ein höherer Aufwand betrieben werden, um so nah wie möglich an das Optimum zu gelangen.

 

Im Überblick: Leiterplattendesign – vom Plan zur Platzierung

 

Bauteile mit RatsnestAnsicht Bauteile

 

 

Ansicht der Bauteile mit der leeren Leiterplatte in der Mitte, vor der Platzierung. Rechts ist das Ratsnest eingeblendet, also die dynamischen Verbindungen (Netze) als Gummibänder.

Zunächst werden festgelegte Bauteile wie Stecker, Befestigungsbohrungen und Sperrflächen platziert. Dann müssen die kritischen Bauteile wie FPGA und Speicher etc. angeordnet werden. Bereits jetzt sind die Fertigungs- und Testprozeduren zu bedenken, wie und in wie vielen Prozessschritten soll gelötet werden, ist Einpresstechnik zu berücksichtigen oder Selektivlöten usw. Beim Entscheidungsprozess sind unterschiedlichste Bedingungen gleichzeitig optimal aufeinander abzustimmen. Spätestens jetzt ist für die speziellen Bauteilbauformen wie µBGA oder QFN oder BTCs eine Designstrategie zu entwickeln, damit diese später reibungslos durch die Fertigung laufen.

Platzierung Bauteile Oberseite

Platzierung Bauteile Unterseite

 

 

 

 

 

 

Die beiden Bilder zeigen die Platzierung der Bauteile auf der Ober- und Unterseite der Leiterplatte. Unten im Bild sieht man das Ratsnest der ungerouteten Verbindungen. Die Verbindungen müssen in einer bestimmten Reihenfolge verlegt werden. So ist z.B. für ein sicheres EMV-Verhalten die optimal geroutete Spannungsversorgung ausschlaggebend. Besondere Designstrategien sind für empfindliche Signale, hohe Signalraten oder höhere Ströme und hohe Spannungen erforderlich. Schaltungsbereiche wie Speicherblöcke und Spannungsregler müssen kompakt platziert und Ratsnest ungeroutetzusammenhängend verdrahtet werden. Der Lagenaufbau, Leiterbreiten und die Materialauswahl sind Parameter für die Impedanzauslegung. Leiterbahn- und Lagenabstände in Kombination mit Coatings sind für Hochspannungsdesigns entscheidend. Zu berücksichtigen ist, dass bei wechselnden Einsatzgebieten oder Umgebungstemperaturen sich die physikalischen Eigenschaften von Leiter- und Isoliermaterialien ändern.

 

 

 

Die GED Kompetenzen und Services für PCB-Design:

  1. CAD-Schaltplanerstellung nach DIN/IEC
  2. CAD-Layoutentflechtung nach allen Normen und Standards
  3. 3D-Design inkl. Kollisionsprüfung
  4. Library Service, erstellen von Bauteilen nach IPC7351 oder Kundenvorgabe
  5. 3D-Library mit Anbindung an STEP-Modelle
  6. Mechanisches Design für Gehäuse, Kühlkörper usw.

Die Technologien:

  • Hochstrom-Leiterplatten bis 1.000 A
  • Hochspannungsdesign, auch Ex-Schutz usw.
  • Highspeed-Design bis 20 GHz (Impedanzdesign)
  • Chip on Board-, Multi Chip- und 3D-CSP-Design
  • High-Density-Designs (HDI)
  • 3D-Lösungen für Flex- und StarrflexLeiterplatten
  • Thermal-Design, Entwärmungskonzepte
  • MID-Design (Moulded Interconnection Design)

Die Beratung:

  • Erstellung von Design- und Entwicklungsanleitungen
  • Einführung neuer CAD-Systeme im Unternehmen
  • Qualitäts- undFertigungsoptimierung
  • Kostenanalysen und Serienoptimierung
  • Konzeption für mobile, zuverlässige Elektronik
  • Miniaturisierung
  • EMV-Beratung und Optimierung

GED arbeitet mit den gängigsten CAD-Systemen wie Mentor, Cadence, Altium, Zuken und anderen.

Möchten Sie mehr über die GED Leistungen in Sachen Leiterplattendesign erfahren?
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Wir freuen uns auf Sie!