FED-Konferenz 2019: Starkes Event für die gesamte Elektronikbranche

FED-Konferenz 2019: Starkes Event für die gesamte Elektronikbranche

Foto: FED e.V.

„Mobil – vernetzt – smart: Designs, Materialien, Fertigungs- und Managementprozesse für Elektronikhardware“: Unter diesem Motto stand die 27. Jahreskonferenz des Fachverbands für Design, Leiterplatten- und Elektronikfertigung (FED), die Ende September 2019 in Bremen stattfand. Im Vortragsprogramm stellte GED-Geschäftsführer Hanno Platz das „Technologienetzwerk 3D-Elektronik“ vor. Am eigenen Ausstellungsstand zeigte das Unternehmen innovative Beispiele für „High Speed – High Density – High Power“. Das Highlight war dabei die Leistungselektronik für das Schnellladesystem des neuen E-Sportwagens eines deutschen Automobilbauers.

Netzwerk 3D-Elektronik

In seinem Vortrag zum Netzwerk 3D-Elektronik betonte Hanno Platz, dass die vom FED-Arbeitskreis 3D-Elektronik initiierte Plattform dem Ideen- und Erfahrungsaustausch dient, um innovative 3D-Elektronikelemente zu entwickeln. Das Netzwerk unterstützt im Rahmen des Zentralen Innovationsprogramms Mittelstand des Bundes (ZIM) kleine und mittlere Unternehmen (KMU) bei der Entwicklung dreidimensionaler Elektroniklösungen. Am Netzwerk beteiligen sich aktuell acht KMU, fünf Fraunhofer-Institute und zwei Universitäten. „3D-Elektronik wird zum Treiber des Fortschritts unserer Gesellschaft“, hob Platz hervor. „Sie wird in Zukunft nicht nur kostengünstig, nachhaltig und allgegenwärtig sein, sondern maßgeblich die Entwicklung neuer Produkte vorantreiben, die ohne 3D-Elektronik nicht umsetzbar sind.“

Hochkarätige Konferenz, umfassende Information

Auf der FED-Konferenz konnten sich die über 300 Teilnehmerinnen und Teilnehmer umfassend über den gesamten Entwicklungs- und Fertigungsprozess von elektronischen Baugruppen und Mikrosystemen informieren. Nicht weniger als 45 Vorträge boten starke Einblicke und neue Perspektiven in den Themenfeldern „Management in EMS“, „Design & Leiterplatte“, „Fertigung & Test“ sowie „Zukunft der Leiterplatte“.

Eine Keynote von Daniel Siegel, ELiSE GmbH, über Generative Engineering für den 3D-Druck von Hightech-Bauteilen eröffnete die Konferenz. Angelehnt an Bauprinzipien in der Natur entwickelt das Startup-Unternehmen Algorithmen, die das Design für komplexe Bauteile nach bionischen Konstruktionsprinzipien automatisch generiert. Im Mittelpunkt des Prozesses steht die technische DNA eines Bauteils, die eine Reihe von Regeln bezüglich Fertigungsbeschränkungen, Materialeigenschaften oder Lastfallinformationen enthält. Dr. Hendrik Witt, Ubimax, führte in das Thema Augmented Reality und Wearables ein, die schon heute die Industrie revolutionieren. Er gab Einblicke in das mobile Arbeiten mittels Augmented Intelligence am Beispiel von Smart Glasses, die eine neue Dimension des Arbeitens eröffnen. In der Keynote am zweiten Konferenztag sprach der Innovationsexperte Gerriet Danz über Erfolgsstrategien internationaler Innovationsführer wie Google oder Apple. Sein Innovationsreisebericht veranschaulichte mit vielen praktischen Beispielen, wie Innovationen gelingen und was sie behindert. In der begleitenden Ausstellung auf einer Fläche von 1.700 Quadratmetern präsentierten 40 Unternehmen ihre Produkte und Dienstleistungen.

Der FED-Vorstandsvorsitzende Prof. Dr. Rainer Thüringer bilanziert die Konferenz so: „Neben den fachlichen Vorträgen steht das Networking im Mittelpunkt der FED-Konferenz. Bei den Ausstellern und bei der abendlichen Schifffahrt konnten sich die Teilnehmer über Konferenzvorträge und Fachthemen austauschen und neue Kontakte knüpfen.“

Hinweis: Die 28. FED-Konferenz findet am 17. bis 18. September 2020 in Augsburg statt.

 

Quelle: FED-Pressemitteilung vom 7. Oktober 2019

 

Drastische Reduzierung der Designzeit bei hochkomplexen Leiterplatten

Drastische Reduzierung der Designzeit bei hochkomplexen Leiterplatten

Ob es um Leiterplatten für moderne Telekommunikation, autonome Fahrzeuge, Optronikanwendungen oder Embedded Boards usw. geht, sie alle weisen aktuell eine weiter steigende hohe Komplexität auf. Anschlusszahlen von 15.000 bis 20.000 ja sogar bis 30.000  Verbindungen sind heute keine Seltenheit mehr. Die Folge: Bei einem professionellen, soliden Leiterplattendesign kommen da schnell mehrere Monate nur für das PCB-Design zusammen. Um diese Dauer zu verkürzen, setzt GED seit einiger Zeit auf die High-End-CAD-Toolchain Xpedition® Enterprise von Mentor Graphics. Der Erfolg ist messbar und eröffnet eine neue Dimension: Durch die Multiuserfunktionen des Tools kann GED die Designzeit auf 50-60 Prozent reduzieren.

Concurrent Engineering

Time to market (TTM) ist in allen innovativen Branchen der entscheidende Erfolgsfaktor: Heute sind es bereits zwei oder drei Monate mehr oder weniger Zeit, die darüber entscheiden, wer im Wettbewerb die Nase vorn hat. Entsprechend wichtig sind möglichst kurze Designzeiten auch bei hochkomplexen Leiterplatten.

 

Ein Beispiel: Bei hochintegrierten Bauteilen wie FPGAs mit 2.500 Anschlüssen sowie Speicherbänken, mehreren DDR-Speichern, Peripherie und Steckern addiert sich die Zahl der Anschlüsse sehr schnell. Hinzu kommt natürlich, dass die erforderlichen Verbindungstopologien für Highspeed-Signale impedanzdefiniert und differentiell als Paare mit Längenausgleich geführt werden müssen. Dafür wird herkömmlich eine Designzeit von acht bis zwölf Wochen benötigt, wenn alle Parameter feststehen. Mit der „Concurrent-Engineering-Methode“, bei der mehrere Designer gleichzeitig an einem Design arbeiten, hat GED jetzt in verschiedenen Designprojekten nachgewiesen, dass sich dieses Zeit real auf vier bis sechs Wochen reduzieren lässt.

 

Basis des gleichzeitigen Arbeitens mehrerer Designer an einem Design ist bei GED das High-End CAD-Toolpaket von Mentor Graphics, Xpedition. Es organisiert diese Zusammenarbeit sicher und zuverlässig.  Dafür sorgen Multi-User-, Multi-Site-Tool- und Flow-Based-Concurrent-Engineering während des gesamten Produktentwicklungsprozesses. Alle Teammitglieder können mit der kompletten Datenbank in Echtzeit arbeiten, ohne dass sie neu partitioniert und neu zusammengestellt werden muss. Auch die Schaltplan- und Constraining-Tools verwalten die Änderungen aller Benutzer und senden kontinuierlich Updates an das gesamte Team.

Methoden für „real-time concurrency“: tool concurrency (links) und flow concurrency (rechts)

 

Alle User sehen, in welchen Bereichen die anderen arbeiten. Dabei lassen sich die Bereiche für den einzelnen definieren und eingrenzen. So kann etwa nur der Spezialist für Schaltregler den Powerbereich routen und der Speicherbereich wird von einem anderen Experten geroutet. Bereits bei der Schaltplanerstellung und dem Constraining mit dem CES-Tool ist eine parallele Zusammenarbeit möglich.

Zusammenfassend gesagt, GED kann im gesamten Designflow, vom Schaltplanentwurf über das Constraining bis zum Design, mit gleichzeitig arbeitenden Teams auch eine sehr komplexe Leiterplatte in nur wenigen Wochen bzw. Monaten entwerfen: Concurrent Engineering reduziert nachweislich die Konstruktionszykluszeit um 40 bis 70 Prozent selbst für die komplexesten Leiterplatten. GED hat dazu eine Methode entwickelt, mit der das Unternehmen an den entscheiden Stellen der Designphase durch den gezielten Einsatz eines eingespielten Spezialistenteams in deutlich kürzerer Zeit hervorragende Ergebnisse erzielt.

 

Concurrent Engineering auf einen Blick – die Kundenvorteile der parallelen Entwicklung in Echtzeit:

  • Verbessertes time to market durch Beschleunigung des Produktentwicklungsprozesses. Ermöglicht durch die Fähigkeit aller Teammitglieder, gleichzeitig an allen Designobjekten zu arbeiten.
  • Reduzierte Kosten für die Produktentwicklung durch optimierte Ressourcenauslastung und Verbesserung der Gesamtproduktivität.
  • Verbesserte Designqualität: Der Concurrent-Engineering-Prozess eröffnet Zeitfenster für Aufgaben, die sonst oft nicht in die Terminplanung passen; zum Beispiel laufende Power-Integrity-Simulationen oder Fertigungs-Bewertungen zeitgleich mit dem PCB-Layout.
  • Besonders wichtig: Starke Differenzierung im Wettbewerb durch schnellere Marktreife und höhere Qualität. Dieser Vorteil ist sowohl für das aktuelle Produkt als auch für alle nachfolgenden Produkte realisierbar.

 

Mehr über Concurrent Engineering und 3D-Elektronik erfahren Sie hier.

 

Wollen Sie mehr darüber erfahren, wie GED mit Concurrent Engineering kurze Designzeiten auch bei komplexen Leiterplatten erreicht? Sprechen Sie mit uns über Ihre Anforderungen!

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GED auf der FED-Konferenz 2018: Lassen Sie sich überraschen!

3D Modul

GED auf der FED-Konferenz 2018: Lassen Sie sich überraschen!

Sie interessieren sich für innovative Lösungen in der Aufbau- und Verbindungstechnologie? Für aktuelles Leiterplattenlayout, fertigungsgerechtes Design und mehr Elektronikthemen? Dann besuchen Sie den Stand von GED auf der Fachausstellung zur FED-Konferenz 2018 in Bamberg! Wie auf der Konferenz bildet 3D-Elektronik einen Schwerpunkt unserer Präsentation. Staunen Sie über die Flexibilität und die zahllosen Anwendungsmöglichkeiten hochintegrierter Elektronik in der dritten Dimension. Ein Beispiel ist unser Medizinprodukt EQUIVert, ein Biofeedbacksystem zur Schwindeltherapie.

Gern erläutern wir Ihnen auch neue Verfahren in der Produktentwicklung. Hier eröffnet insbesondere Concurrent Engineering ungeahnte Beschleunigungs- und Effizienzpotenziale für ein schnelleres „Time to Market“ – auch und gerade für komplexe Baugruppen und Geräte.

Kommen Sie zur FED-Konferenz 2018 und besuchen Sie uns! Sie finden GED direkt gegenüber dem Stand des FED. Nutzen Sie die Gelegenheit, um mit uns über neueste Technologien und Trends in der Elektronik zu sprechen.

Spannendes Extra

Für Besucherinnen und Besucher unseres Stands halten wir eine kleine Überraschung bereit – natürlich zum Thema 3D. Mehr wird nicht verraten, lassen Sie sich einfach mal verblüffen …

Treffen Sie uns in Bamberg, wir freuen uns auf Sie!

Mehr zum Veranstaltungsort erfahren Sie hier.

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Design Challenge 2020 – Moores Law in der dritten Dimension

Design Challenge 2020 – Moore’s Law in der dritten Dimension

Technologie- und Markttrends sowie Regulierungen werden auch in den nächsten Jahren gravierende Anforderungen an die Systemintegration in der Elektronik stellen. So erwarten Experten, dass in den kommenden vier Jahren rund 2 Milliarden IoT-Sensoren benötigt werden, um die Ideen aus der 4. Industrierevolution für die neuen cyberphysischen Fertigungsgenerationen in “Industrie 4.0” umzusetzen. Aber auch andere Trends und gesetzliche Regelungen, wie das Ziel der CO2-Reduktion um 40 Prozent, erfordern zum Teil drastische Anstrengungen zu forcierten Weiterentwicklungen. Diese basieren fast immer auf einer intelligenten Kombination von Elektronik und Software. Anders gesagt: Moore‘s Law besteht auch weiterhin. Es ist um mehrere Dimensionen auszubauen, wenn die zunehmende Leistungsfähigkeit der Integration von Bauteilen, Leiterplatten und Verbindungselementen den Miniaturisierungsanforderungen folgen sollen.

Aktuell führen eine Vielzahl von Marktentwicklungen, Trends oder gesetzlichen Änderungen zu hohem Entwicklungsbedarf in der Elektronik. Die Anforderungen an höhere Leistungs- und Funktionsdichte, Miniaturisierung und Integration steigen erheblich an.  Zunehmend werden dreidimensionale Integrationen und mechatronische Lösungen eingesetzt und die Entwicklungen werden interdisziplinär. Einfaches Beispiel: Eine moderne Lichtschranke ist heute ein hochintegriertes System in der Größe eines Würfelzuckers. Optische Sensorsignale werden mit hochintegrierter Analogtechnik aufbereitet und per µController weiter verarbeitet. Integriert werden die Elektronik und Optronik in einem Kunststoffgehäuse mit integriertem Stecker, wobei die Wärmeableitung des ASICs über das Gehäuse erfolgt. Aufgrund des begrenzten Bauraums müssen HDI-Leiterplatten mit µVias verwendet werden. Gesteuert durch umfangreiche Software bildet das Ganze dann ein hochintegriertes mechatronisches System.

Ein anderer Faktor, der  zunehmend entscheidend wird, sind die Entwicklungszeiten. Zwar sind etwa in der Automobilindustrie mit Großserien-Stückzahlen drei bis vier Jahre vom Konzept bis zum Serienstart üblich, in manch anderen Branchen stehen aber nur sechs Monate zur Verfügung. Doch auch diese Zeiten werden künftig durch neue Methoden und paralleles Arbeiten von Entwicklerteams reduziert (Concurrent Engineering). Der Einsatz von modernen Konstruktions- und Simulationstools hilft, Redesigns und Entwicklungszeiten zu reduzieren.

Höhere Verbindungsdichte durch Bauteile-Miniaturisierung und steigende Anschlussanzahlen

Neue Bauteilegehäuse werden zunehmend kleiner und haben höhere Anschlusszahlen. LQFP, QFN oder MLP Gehäusebauformen haben bis ca. 100 Anschlüsse bei einer Kantenlänge um die 5 mm. µBGA oder CSP Bauteile reichen bis weit über 1.000 Anschlüsse. Diskrete Bauteile gibt es in winzigen Gehäusebauformen wie 0201, Micro-MELF oder SOT-883 mit 3 Anschlüssen und mit einer Größe von nur 1 x 0,6 x 0,5 mm. Damit lassen sich inzwischen Miniaturisierungsgrade erzielen, die ehemals nur mit COB-Technik, also mit ungehäusten Bauteilen, erzielt wurden. Es gibt heute moderne FPGAS wie Kintex 7™ von XILINX, die bis zu 1.156 Anschlüsse (I/O´s) haben oder auch ASIC Bauteile mit über 2.500 Anschlüssen, mit Pitchmaßen bis runter auf 0,4 mm.

Dogbone DesignBU

Via in Pad DesignBU

 

 

 

 

 

 

 

 

 

So genannte HDI-(High-Density-Interconnection) Leiterplattentechnologien, die eine höhere Verbindungsdichte durch Einsatz von Microvias (150 µm) und Burried Vias in Verbindung mit feinen Leiterstrukturen unter 150 µm haben, können die Verbindungsdichte einer Leiterplatte signifikant steigern und ermöglichen den Anschluss von Bauteilen mit hoher Pin-Dichte. Je nach Größe und Anforderung werden heute auch Leiterstrukturen von 50 µm in Serie produziert. Künftig wird für Pitchmaße von nur 0,3 mm eine Leiterbreite von, zumindest partiell, nur 30 µm benötigt.

Steigende Signalübertragungsraten im Multi-Gigabit Bereich

Neue FPGA-Generationen wie der Xilinx Virtex 7 haben neben weiteren DSP-Ressourcen mit dem DDR3-Speicher-Contoller die Übertragungsgeschwindigkeit von 800 Mbit/s auf 1600 Mbit/s gesteigert. Außerdem hat sich die Bandbreite des integrierten PCI-Express-Controllers auf 8 Gbit/s erhöht, sodass eine noch schnellere Datenübertragung vom FPGA zum Host möglich ist.

Bei der weit verbreiteten Schnittstelle „Universal Serial Bus“ konnten mit dem USB 3.0 bereits Signalraten von 5 Gbit/s erreicht werden, jetzt ist mit USB 3.1 ein Transfer mit bis zu 10 Gbit/s möglich. Selbst für USB 3.0 wird für die 5 Gbit/s eine entsprechende Leitertopolgie benötigt, damit die Übertragung störungsfrei funktioniert.

Der Videostandard „Ultra High Definition Video“ UHD-1 (4k) benötigt mehr als 10,2 Gbit/s, weshalb HDMI in der Version 2.0 bis zu 18 Gbit/s liefern kann. Hauptänderung ist die Anhebung der maximalen Bandbreite auf 18 Gbit/s, wodurch Ultra-HD-Inhalte mit 60 Bildern pro Sekunde wiedergegeben werden können.  Allerdings wurde übergangsweise auch eine kleinere Datenrate mit der niedrigen Farbquantisierung 8 Bit und 4:2:0 erlaubt, um vorhandene HDMI-1.4-Chips nutzen zu können. Eine weitere Hürde stellt die neue Kopierschutz-Norm HDCP-2.2 dar, die in vollwertigen HDMI-2.0-Anschlüssen vorgeschrieben ist.

Um diese hochfrequenten Signalgeschwindigkeiten störungsfrei zu erzielen sind entsprechende Topologien und ein angepasste Leiterbahnrouting-Methode erforderlich. Für die LVDS-Signalübertragung ist eine differentielle Signalführung mit gleicher Leitungslänge für Hin- und Rückleiter erforderlich. Die Signale benötigen einen Lagenaufbau mit angepasstem Wellenwiderstand (Impedanz).

Man könnte die Aufzählung noch lange mit weiteren Beispielen fortführen. Natürlich bringen die neuen Bauteile und Schnittstellen auch ein komplexeres Powering mit sich. Oft werden 5 – 8 verschiedene Spannungen benötigt, die i. d. R. mit hochgetakteten Linearreglern erzeugt werden. Diese müssen nach festen Regeln designt werden und sind in einem Lagenaufbau für das Powerkonzept entsprechend einzuplanen.

Bei komplexen Multilayern wird es zunehmend erforderlich, die Homogenität der Versorgungsflächen, die wichtig für die zuverlässige Signalübertragung und die EMV-Festigkeit sind, mittels „Power Integrity Simulation“ zu überprüfen.

Speicherdichten erhöhen sich zunehmend, DDR4

Die DDR-SDRAM-Technologie hat ihre vierte Generation erreicht. Die DDR4-SDRAM-Schnittstelle erreicht eine maximale Datenrate von 3,2 Gbit/s (d.h. eine Taktrate von 1,6 GHz). Beim Design gibt es vier wichtige Anforderungen für die Platzierung und das Routing von DDR4-SDRAM-Schnittstellen mit Multi-Gigabit-Übertragung. Diese großen Herausforderungen umfassen die Routingtopologie und das Terminierungssystem für die Netze mit mehreren Speichern, das eine Routing-Technik mit geringem Übersprechen erfordert. Es werden spezielle Designmethoden eingesetzt, um die Impedanzsprünge aufgrund von Durchkontaktierungen zu minimieren.

DDR4-DDR3-SDRAM Vergleich

Die Routing-Technik für mehrere Speicherbausteine erzeugt mit der herkömmlichen Art von Routing mit Baumtopologie sogenannte „Trace Stubs“, die die Signalintegrität des Übertragungskanals verschlechtern. Die Wirkung von Stubs ist unten in der Formel erläutert, nach der die Resonanzfrequenz oder die Bandbreite der Übertragungsleitung umgekehrt proportional ist zur Stublänge. In der herkömmlichen Baumtopologie führt der „Trace Stub“ mit der Zunahme der Anzahl von Speichern zu unerwünschten Verlängerungen, die Störungen hervorrufen.

Trace-Stubs-Formel

 

 

 

fo = Resonanzfrequenz (Hz), c = Lichtgeschwindigkeit (1.18 x 10 10 Zoll/s), stub_length in inches, Dk = Dielektrizitätskonstante

 

Der Einsatz von verlustarmen Materialien, sogenannte „High speed laminate“ wie Megtron (Panasonic) oder I-Tera (Isola) wird ebenso erforderlich wie ein „backdrilling“ von durchgehenden Vias. Für das Routing der Leiterbahnen ist ein Tuning der Leitungslängen erforderlich und das mit sehr engen Toleranzen. Ohne diese Designmaßnahmen ist eine zuverlässige Signalübertragung nicht mehr möglich.

Zur Steigerung der Zuverlässigkeit und auch zum Qualitätsnachweis der Gigbit-Übertragungssysteme setzt GED das SI-Simulationswerkzeug Hyperlynx von Mentor Graphics ein. Damit lässt sich die Signalintegrität in Form der Augendiagramme simulieren. Mittels „Presimulation“ kann bereits bei der Planung der Topologie des Multilayers eine Prüfung der berechneten Impedanzwerte vorgenommen werden.

Hochstromanwendungen und Entwärmung

Hochleistungsprozessoren, High-Power-LEDs und MOSFETs haben eins gemeinsam: Sie erzeugen hohe Verlustleistung, also Wärme. Diese muss abgeleitet werden, weil sie die Funktion und die Lebensdauer negativ beeinflussen, bzw. bis zur Zerstörung führen.  Moderne SMD-Leistungsbauteile bieten die Möglichkeit, die Wärme über die Leiterplatte abzuleiten. Verschiedene Designmaßnahmen sind möglich. Mittels Thermosimulation lässt sich bereits in der Entwicklungsphase das Zusammenwirken von mehreren Bauteilen auf der Leiterplatte im Voraus feststellen. Der Einbau von partiellen Coolingcoins kann den Einsatz teurer Kühlkörper ersetzen.

Die heutigen und kommenden Anforderungen sind vielfältig: Im Bereich der Hochstromtechnik, ggf. auch in Kombination mit Hochspannung von über 500 Volt, müssen Ströme von über 100 Ampere auf der Leiterplatte geführt werden. Die Bereiche Automotive und Elektromobilität benötigen zunehmend die Kombination von Signal- und Leistungselektronik für moderne Geräte. Dies gilt jedoch auch in anderen Bereichen wie Motorsteuerung und Energieverteilung. Hinzu kommen auch hier hohe Anforderungen zur Entwärmung der Bauteile, an die Anschlusstechnik für die hohen Leistungen und an das Housing. Die hochintegrierten leistungselektronischen Geräte müssen so konstruiert werden, dass sie die entsprechende Zuverlässigkeit vorweisen.

Darüber hinaus gibt es noch viele weitere Anforderungen an die Systemintegration, die es in den nächsten 4 bis 5 Jahren umzusetzen gilt. Themen wie zunehmend komplexere Powering- oder Testkonzepte, Hochfrequenz für Radar, Mechatronik und funktionale Integration und insbesondere „kostenoptimiertes Design“ – das sind die Herausforderung für 2020.

Nicht mehr viel Zeit bis dahin!

GED unterstützt Sie mit 30 Jahren Erfahrung und Spezialkenntnissen, setzt modernste CAD- und Simulationstools ein und verfügt über ein erfahrenes Team von Spezialisten für die verschiedenen Aufgabenbereiche, auch bei komplexen Projekten.[

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