Leiterplattenlayout: Highspeed-Design für PCIe Gen. 4 u. a.

Leiterplattenlayout: Design Challenge 25 Gbit – Highspeed PCB-Design für PCIe Gen. 4 und andere

Steigende Signalübertragungsraten im Multi-Gigabit Bereich erfordern spezielle Designtechniken

Aktuelle neue Schnittstellen-Standards wie PCIexpress 4.0 sowie neue FPGA-Generationen ermöglichen Übertragungsraten bis 2000 Mbit/s. Die Bandbreite des integrierten PCI-Express-Controllers gen 4.0 ermöglicht Bandbreiten von 8-32 Gbit/s.

Tabelle Bandbreiten

 

Bild: 3D-Ansicht in die Highspeed Leiterplatte
3D-Ansicht in die Highspeed-Leiterplatte

Auch bei der weit verbreiteten Schnittstelle „Universal Serial Bus“ werden mit USB 3.0 bereits Signalraten von 5 Gbit/s erreicht, mit USB 3.1 ist sogar eine Datenrate von bis zu 10 Gbit/s möglich. Schon für USB 3.0 wird für die 5 Gbit/s eine entsprechende Leitertopolgie benötigt, damit die Übertragung störungsfrei arbeitet.

Der Videostandard „Ultra High Definition Video“ UHD-1 (4k) nutzt eine Datenrate von mehr als 10,2 Gbit/s, weshalb HDMI in der Version 2.0 bis zu 18 Gbit/s liefern kann. Hauptänderung ist die Anhebung der maximalen Bandbreite auf 18 Gbit/s, wodurch Ultra-HD-Inhalte mit 60 Bildern pro Sekunde wiedergegeben werden können.  Allerdings wurde übergangsweise auch eine kleinere Datenrate mit der niedrigen Farbquantisierung 8 Bit und 4:2:0 erlaubt, um vorhandene HDMI-1.4-Chips nutzen zu können. Eine weitere Hürde stellt die neue Kopierschutz-Norm HDCP-2.2 dar, die in vollwertigen HDMI-2.0-Anschlüssen vorgeschrieben ist.

Um diese hochfrequenten Signalgeschwindigkeiten störungsfrei auf der Leiterplatte zu übertragen, sind entsprechende Topologien und angepasste Leiterbahnrouting-Methoden erforderlich. Die LVDS-Signalübertragung benötigt eine differentielle Signalführung mit gleicher Leitungslänge für Hin- und Rückleiter. Die Signale erfordern einen Lagenaufbau mit angepasstem Wellenwiderstand (Impedanz). Der Lagenwechsel mittels Vias und Microvias muss besonders beachtet werden, um Impedanzsprünge zu minimieren. Zur Reduzierung der HF-Rückstrompfade sind Stitching Vias sinnvoll. Um Stubs zu vermeiden, sollte manbei langen Highspeed-Leitungen, die über mehrere Lagen geführt werden, die Vias in Backdrilling ausführen. Neben dem Einsatz von entsprechenden Highspeed-Laminaten gibt es weitere neue Routingtechniken, die Störungen entgegenwirken können, wie abgerundete Leiterbahnen oder auch das Zig-zag-Routing.

Bild: ZigZag Routing Technik der kritischen Leitungen, zur Reduzierung des Glasgewebe Effektes
Zig-zag-Routing-Technik der kritischen Leitungen zur Reduzierung des Glasgewebe-Effektes

Man könnte die Aufzählung noch lange mit weiteren Beispielen fortführen. Natürlich bringen die neuen Bauteile und Schnittstellen auch ein komplexeres Powering mit sich. Oft werden 5 – 8 verschiedene Spannungen benötigt, die i. d. R. mit hochgetakteten Linearreglern erzeugt werden. Diese müssen nach festen Regeln designt werden und sind in einem Lagenaufbau für das Powerkonzept entsprechend einzuplanen. Die Referenzflächen für impedanzbehaftete Signale müssen möglichst homogen sein und die Vias dürfen den HF-Rückstromweg möglichst wenig behindern. Das ist gerade bei hochpoligen Finepitchsteckern, die mitten auf der Leiterplatte liegen, oft eine Herausforderung.

Bei komplexen Multilayern wird es zunehmend erforderlich, die Homogenität der Versorgungsflächen, die für die zuverlässige Signalübertragung und die EMV-Festigkeit wichtig sind, mittels „Power Integrity Simulation“ zu überprüfen.

Bild: Ausschnitt aus 10 Gbit Design - Die Power-Anbindung bei hochpoligen BGAs müssen auf den Planelagen sorgfältig und optimal geroutet werden
Ausschnitt aus 10 Gbit Design: Die Power-Anbindung bei hochpoligen BGAs müssen auf den Planelagen sorgfältig und optimal geroutet werden

Speicherdichten erhöhen sich zunehmend, DDR4

Die DDR-SDRAM-Technologie hat ihre vierte Generation erreicht;DDR4-SDRAM-Schnittstellen erreichen eine maximale Datenrate von 3,2 Gbit/s (d.h. eine Taktrate von 1,6 GHz). Beim Design gibt es vier wichtige Anforderungen für die Platzierung und das Routing von DDR4-SDRAM-Schnittstellen mit Multi-Gigabit-Übertragung. Diese großen Herausforderungen umfassen die Routingtopologie und das Terminierungssystem für die Netze mit mehreren Speichern, das eine Routing-Technik mit geringem Übersprechen erfordert. Es werden spezielle Designmethoden eingesetzt, um die Impedanzsprünge aufgrund von Durchkontaktierungen zu minimieren.

Die Routing-Technik für mehrere Speicherbausteine erzeugt mit der herkömmlichen Art von Routing mit Baumtopologie sogenannte „Trace Stubs“, die die Signalintegrität des Übertragungskanals verschlechtern. Die Wirkung von Stubs ist unten in der Formel erläutert, nach der die Resonanzfrequenz oder die Bandbreite der Übertragungsleitung umgekehrt proportional ist zur Stublänge. In der herkömmlichen Baumtopologie führt der „Trace Stub“ mit der Zunahme der Anzahl von Speichern zu unerwünschten Verlängerungen, die Störungen hervorrufen.

Stub-Formel

  • f o = Resonanzfrequenz (Hz)
  • c = Lichtgeschwindigkeit (1.18×10 10 Zoll/s)
  • stub_length in inches
  • Dk = Dielektrizitätskonstante

Der Einsatz von verlustarmen Materialien, sogenannte „High speed laminate“ wie Megtron (Panasonic) oder I-Tera (Isola), wird ebenso erforderlich wie ein „backdrilling“ von durchgehenden Vias. Für das Routing der Leiterbahnen ist ein Tuning der Leitungslängen erforderlich und das mit sehr engen Toleranzen. Ohne diese Designmaßnahmen ist eine zuverlässige Signalübertragung nicht mehr möglich.

Bild: Augendiagramm eines Highspeed Signals auf dem Oszilloskope
Augendiagramm eines Highspeed-Signals auf dem Oszilloskope

Zur Steigerung der Zuverlässigkeit und auch zum Qualitätsnachweis der Gigbit-Übertragungssysteme setzt GED das SI-Simulationswerkzeug Hyperlynx von Siemens (ehem. Mentor Graphics) ein. Damit lässt sich die Signalintegrität in Form der Augendiagramme simulieren. Mittels „Presimulation“ kann bereits bei der Planung der Topologie des Multilayers eine Prüfung der berechneten Impedanzwerte vorgenommen werden.

Bei der Planung des HDI-Multilayers sind i.d.R. mehrere verschiedene Impedanzen gefordert mit einer Toleranz von max. 10% und 0,5 dB Einfügungsdämpfung. Der Lagenaufbau, Material mit niedriger Dielektrizitätskonstante (DK) und die Viatopologie bilden dafür die Basis. Eine saubere Leiterführung und ein optimaler Längenausgleich der Differential-Pair-Leitungen beim Routing stellen die Einhaltung der Toleranzen sicher.

Höhere Verbindungsdichte durch Bauteile-Miniaturisierung und steigende Anschlussanzahlen

Neue Bauteilegehäuse werden zunehmend kleiner und haben höhere Anschlusszahlen. LQFP, QFN oder MLP-Gehäusebauformen haben bis ca. 100 Anschlüsse bei einer Kantenlänge um die 5 mm. µBGA oder CSP-Bauteile erreichen bis weit über 1.000 Anschlüsse. Diskrete Bauteile gibt es in winzigen Gehäusebauformen wie 0201, Micro-MELF oder SOT-883 mit 3 Anschlüssen und mit einer Größe von nur 1 x 0,6 x 0,5 mm. Damit lassen sich inzwischen Miniaturisierungsgrade erzielen, die ehemals nur mit COB-Technik, also mit ungehäusten Bauteilen, erzielt wurden. Es gibt heute moderne FPGAS wie Kintex 7™ von XILINX, die bis zu 1.156 Anschlüsse (I/O´s) haben, oder auch ASIC-Bauteile mit über 2.500 Anschlüssen, mit Pitchmaßen bis runter auf 0,4 mm.

D
Dogbone-Design: 7 x 7 mm, 0.5 mm Pitch, 144-Ball CSP-BGA
Via-in-Pad Design
Via-in-Pad Design: 8 x 8 mm, 0.5 mm Pitch, 132-Ball CSP-BGA

 

So genannte HDI-(High-Density-Interconnection) Leiterplattentechnologien, die eine höhere Verbindungsdichte durch Einsatz von Microvias (150 µm) und Burried Vias in Verbindung mit feinen Leiterstrukturen unter 150 µm haben, können die Verbindungsdichte einer Leiterplatte signifikant steigern und ermöglichen den Anschluss von Bauteilen mit hoher Pin-Dichte.  Je nach Größe und Anforderung werden heute auch Leiterstrukturen von 50 µm in Serie produziert. Künftig wird für Pitchmaße von nur 0,3 mm eine Leiterbreite von, zumindest partiell, nur 30 µm benötigt.

Bild: Ausschnitt aus PCB 275 x 225mm mit 14 Lagen (2-12-2) 14.658 Anschlüssen und 27.762 Vias. Controller nViadia-Chip und FPGA mit 8 x DDR4 Speichern
Ausschnitt aus PCB 275 x 225mm mit 14 Lagen (2-12-2), 14.658 Anschlüssen und 27.762 Vias. Controller nViadia-Chip und FPGA mit 8 x DDR4 Speichern

GED hat in den letzten Jahren viele Highspeed-Designs erfolgreich umgesetzt, die auf Anhieb funktioniert haben. Grundlage dafür sind Kenntnisse und Erfahrungen der PCB-Designer bei GED, die eine umfangreiche Planung der Leiterplattentechnologie und der Impedanzen vornehmen und viel Know-how in eine optimale Bauteileplatzierung stecken. Sofern gewünscht, wird eine Signal- und Powerintegritäts-Simulation durchgeführt. Der Rest ist dann gekonnte Handarbeit, denn GED nutz keine Autorouter, sondern verlegt alle Leitungen manuell. Dabei hilft lediglich ein interaktiver Router, den die modernen, leistungsstarken CAD-Werkzeuge wie beim Siemens XPEDITION CAD bieten. Durch die enge Zusammenarbeit mit den Leiterplattenherstellern werden die Material- und dfm Anforderungen abgestimmt, was letztlich zum First Time Right beiträgt.

GED unterstützt Sie mit über 35 Jahren Erfahrung und Spezialkenntnissen, setzt modernste CAD- und Simulationstools ein und verfügt über ein erfahrenes Spezialistenteam für die verschiedenen Aufgabenbereiche, auch bei komplexen und zeitkritischen Projekten.

Sprechen Sie mit uns über Ihre Anforderungen!

 

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Neue Schnittstellen-Standards wie PCIexpress 4.0 sowie neue FPGA-Generationen ermöglichen Übertragungsraten bis 2000 Mbit/s. Die Herausforderung: Um diese hochfrequenten Signalgeschwindigkeiten störungsfrei auf der Leiterplatte zu übertragen, sind entsprechende Topologien und angepasste Leiterbahnrouting-Methoden erforderlich.

 

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